華為の『τ定律』：7nm工場で1.4nm級の密度を実現する『論理折りたたみ』技術とは

一ヶ月の間に、華為のチップが二度も見出しを飾った。

まずDeepSeekがV4シリーズを発表し、1.6兆パラメータのモデルをオープンソース化した。しかし業界が最も注目したのは別の事実だった——DeepSeekが最初に最適化したハードウェアはNVIDIAではなく、華為の昇騰（Ascend）チップだったことだ。

NVIDIAのジェンスン・ファンCEOは以前のインタビューで「トップモデルが華為チップで動くようになったら、恐ろしい結果になる」と語っていた。それが現実のものとなった。

そして今日、ISCAS 2026で華為半導体事業総裁の何庭波（He Tingbo）氏が「τ（タウ）定律」を発表し、今年秋登場する麒麟2026チップで「論理折りたたみ（Logic Folding）」技術を初めて本格採用することを明らかにした。

「τ定律」とは何か

結論を一言で言えば：「トランジスタを小さくする」のをやめて、「信号を速くする」ことに集中せよ。

チップの速度は、信号がA地点からB地点まで到達する時間で決まる。この時間は「時間定数τ」という物理量で表される。信号が導線を伝わるたびに、抵抗と容量に引っ張られて遅くなる。τが大きければ周波数は上がらない。

過去50年、業界はτを下げる方法を一つしか知らなかった：トランジスタを小さくし、導線を近づけ、信号の走行距離を短くする。これが「幾何縮微」であり、ムーアの法則の全ての根拠だった。

しかし7nm以下で、このアプローチは限界に達した。

華為の論文は明確に述べている：「7nmノード以降、純粋な寸法縮小による効果は頭打ちになっている。」

導線遅延がチップ速度の律速段階になったのだ。何百億ドルもかけて3nmにしたトランジスタだが、実際にボトルネックになっている部分はほとんど改善されていない。

比喩を使うなら——スーパーカーのエンジンは十分に強力だが、毎日市外環状道路を迂回して通勤している状態だ。制約になっているのは馬力ではなく、道のりの長さである。

エンジンを_upgradeする（トランジスタを縮小する）と10%速くなる。都市を貫通するトンネルを造る（配線距離を短縮する）と50%速くなる。

華為は「トンネルを掘る」方を選んだ。

四層一体の最適化

「時間縮微」は単一の技術ではない。華為は四つの層を同時に最適化している。

第1層：デバイス層 ルテニウム、コバルトといった新材料で従来の銅配線を置き換え、抵抗を下げる。低誘電率材料で寄生容量を低減し、τの物理的限界を押し下げる。

第2層：回路層 論理折りたたみで平面レイアウトを立体化し、配線を大幅短縮。これが四層の中で最も大きな変革だ。

第3層：チップ層 華為はHarmonyOS、コンパイラ、チップマイクロアーキテクチャを同時に制御できる。実際のワークロードに応じてデータパスをカスタマイズし、無駄な計算を排除する。

第4層：システム層 「Unified Bus（霊衢バス）」と呼ばれる仕組みで、従来のPCIe + NVLink + イーサネット + ソフトウェア・リモートメモリという積み重ねを、単一プロトコルで置き換える。

τ定律の四層最適化を示す模式図。デバイス層（新材料による抵抗低減）→回路層（論理折りたたみによる立体化）→チップ層（HarmonyOS・コンパイラとの協調）→システム層（統一バスによるプロトコル統合）の四層が、特徴的な時間定数τを基準に一体的に最適化される。

この四層は一つのエンジンの四つのシリンダーのようなものだ。一つだけ動かしても効果は限定的。四つ同時に点火してこそ、真の性能が解放される。

論理折りたたみ：平面から立体へ

τ定律の四層体系の中で、**論理折りたたみ（Logic Folding）**が最も核となる技術であり、麒麟2026の最大の武器だ。

従来のチップ回路は一枚の平面上に展開されている。巨大な都市地図のようなもので、数十億個のトランジスタと配線が同じレイヤーに敷き詰められている。頻繁に通信する二つの論理ユニットが、平面レイアウトの制約によりチップの両端に配置され、信号が数百マイクロメートル走らなければならないケースがある。

論理折りたたみは、この展開された地図を「折る」技術だ。折りたたむことで、離れた部分がくっつく。数十センチが数ミリになる。

チップの回路論理を上下二層に分割し、頻繁に対話するユニットを垂直短チャネルで直接接続する。平面での迂回配線を置き換える。キーパスの配線距離は約30%短縮される。

麒麟2026の実測データによると、論理折りたたみによりトランジスタ密度は155から238 MTr/mm²へと55%向上。性能コアのエネルギー効率は41%改善、最大クロック周波数は3.1GHz（約13%向上）、SRAM動作周波数は40%向上を達成した。これらの改善はプロセスノードの変更ではなく、構造的な再配置によるものだ。

距離が短くなれば、抵抗は下がり、容量は下がり、τは小さくなる。τが小さくなれば、チップは速くなる。

既存の3D技術との違い

3D積層は半導体業界では新しい概念ではない。

• AMDの3D V-Cache：64MB SRAMキャッシュをCPUコア上に積層し、ゲーム性能が平均21%向上。すでに量産済み。
• IntelのFoveros：計算、GPU、I/Oなど異なる機能チップレットを向かい合わせて貼り合わせる。Meteor Lakeがこの方式。
• TSMCのSoIC：同様の機能を提供。

しかし既存の技術は全て「異なる機能モジュール」を積み重ねている。キャッシュはキャッシュ、計算コアは計算コア、I/OはI/O。それぞれ独立して製造し、封止技術で貼り合わせる。例えるなら、二棟のビルの間にスカイウォークを架けるようなものだ。

華為のアプローチはより急進的だ——同じビルを複式（メゾネット）に改装する。二つのチップを貼り合わせるのではなく、一つのチップの内部回路を単層から二層に変える。CPUパイプラインの隣接する二つのステージが、一つは上階、もう一つは下階に配置され、垂直通孔（エレベーター）で直結される。機能的には一つのままだが、物理的には立体的になる。

AMDは二棟のビルの間に橋を架け、華為は一つのビルの中にエレベーターを設置する。まったく異なるアプローチだ。

これはチップ設計者が数十年前提としてきた基本仮説を打ち破る必要があることを意味する：「全ての論理ユニットは同じ平面上で処理すべきだ」という仮説だ。何庭波氏はこれを「自由論理設計理念」と命名した。

設計者は遅延、消費電力、放熱の制約を踏まえ、どの論理を上層に、どの論理を下層に配置するかを柔軟に決定できる。EDA（電子設計自動化）ツールにとっては根幹を変える変革だ。従来のEDAツールは世界が「平ら」であることを前提に、配置配線アルゴリズム、タイミング解析、電力シミュレーションが全て二次元の数学で構築されていた。

世界が立体になった。三次元の配置配線、垂直通孔の遅延を計算する三次元タイミング解析、二層構造の放熱を予測する三次元熱シミュレーションが必要になる。この完全な能力を持つツールチェーンを持つ企業は世界的に少ない。華為が2026年に論理折りたたみを量産チップに組み込めたということは、ツールチェーンの準備をかなり前から進めていたことを示している。

381チップが積み上げたもの

381種のチップ。六年間で年平均60種以上。スマートフォン、基地局、AI、車載とカバーする。

この数字の価値は「量」ではなく「広さ」にある。チップ設計で最もコストがかかるのは流片代ではなく、設計方法論の試行錯誤だ。各新設計手法は、異なるシナリオ、異なる電力範囲、異なる性能目標で何度も検証しなければならない。

381種とは、華為が巨大な検証マトリクスを完了したことを意味する。スマートフォンチップだけを作る企業には基地局のシナリオがない。AIチップだけを作る企業には低電力端末の制約がない。

麒麟2026は論理折りたたみの「初の試み」ではなく、**「初の成功実装」**だ。

2020年5月から2026年5月にかけて、華為はスマートフォン、AI、車載、産業、インフラストラクチャの5つの市場で381種のチップを設計・量産した。τ拡張理論の三層検証（デバイス/回路層、チップ層、システム層）をこの実績を通じて完了させている。将来の指標として、2029年にCPUコア周波数4GHz超、麒麟SoC効率2倍超、2035年にAIハードウェア集積度100倍超を見込んでいる。

なぜ今、公開するのか

華為はチップに関する情報公開について、長年「口が堅い」ことで知られていた。だから今回のレベルの技術公開は格外に異例だ。

DeepSeekが昇騰を選んだこと、何庭波氏が華為の半導体技術路線を明らかにしたことは、一ヶ月を隔てて起きたが、語っていることは同じだ：

華為のチップ叙事は「生き残る」から「どこへ向かうか」へとページをめくった。

2019年5月、華為が米国のエンティティリストに載った日の深夜、当時海思総裁だった何庭波氏は全社員に内部メールを送った：

多年前、まだ穏やかな時代に、会社は極限状況の仮説を立てた。ある日、全ての米国製先端チップと技術が手に入らなくなっても、華為は顧客にサービスを続ける。この永遠に起きないと思っていた仮説のために、数千の海思の子供たちは、科学技術史上最も壮絶な長征に出発し、会社の生存のためにスペアタイヤを作った。

一年後、TSMCは委託製造を停止した。華為はちょうど麒麟9000を作ったばかりで、世界初の5nm 5G SoC、153億トランジスタ。一つ使えば一つ減る。Mate 40は入手困難で、その後二年間華為のフラッグシップはQualcomm Snapdragon 4Gチップを搭載せざるを得ず、グローバルシェアは2位から転落した。

七年後の今、スペアタイヤには独自の名前がついた。

麒麟チップの発展過程は「技術追従者→自主イノベーター→ルールメーカー」という三段跳で語ることができる。2013年から2020年にかけてARM汎用SoCルートで技術を蓄積し、2020年から2026年にかけて自研マイクロアーキテクチャへ移行。そして2026年から論理折りたたみによるシステムレベルのブレークスルーへと進化した。

τ定律の射程

何庭波氏はロードマップも示した：麒麟2026は二層だが、将来は完全折りたたみと多層化へ進む。2031年までに、ハイエンドチップのトランジスタ密度を1.4nm製程と同等レベルに到達させる。

つまり：7nm級の工場で、1.4nm級の密度を実現する。AIハードウェアの集積度は2035年までに100倍以上に増加する——これがτ定律の予測だ。

華為の半導体ロードマップは三段階を描いている。2026〜2028年は二層論理の商用化期（論理折りたたみ、EDAツール、製造プロセスの確立）。2028〜2031年は多層折りたたみの探索期（3D統合、ハイブリッドボンディング、放熱の再構築）。2031〜2035年は完全折りたたみの時代（立体都市型チップ、垂直配分、システム統合）へと進化する。2031年までに、多層折りたたみチップのトランジスタ密度は1.4nm製程と同等になると予測されている。

日本にとっての意味

この動きは日本にとって見過ごせない。

第一に、NVIDIAの独占が揺らぐということだ。AI推論市場で華為チップが選択肢になれば、GPU供給の多様化が進む。日本のAI企業にとって、ハードウェア選択の幅が広がる可能性がある。

第二に、EDAツールチェーンの再編だ。三次元設計に対応するEDAツールは世界的に少ない。シノプシス、ケイデンス、シーメンスEDAの三寡占体制が変わる可能性がある。

第三に、半導体戦略のパラダイムシフトだ。τ定律は「EUV光刻機が全てを決める」という産業秩序への挑戦である。日本が得意とする材料技術（ルテニウム、コバルト、低誘電率材料）が新たな重要性を持つ可能性がある。

2019年の内部メールにこう書かれていた：「今後の道に、もう一つの十年を使ってスペアタイヤを作ってから交換する余裕はもうない。緩衝地帯は消えた。」

七年後、スペアタイヤは独自の名前を持ち、独自の道を歩み始めた。