화웨이 'τ 법칙': 7nm 공장에서 1.4nm급 밀도를 실현하는 '로직 폴딩' 기술의 모든 것

한 달 사이에 화웨이 칩이 두 번이나 업계를 뒤흔들었다.

먼저 DeepSeek이 V4 시리즈를 발표하며 1.6조 파라미터 모델을 오픈소스화했다. 그러나 업계가 가장 주목한 건 다른 사실이었다 — DeepSeek이 처음 최적화한 하드웨어가 NVIDIA가 아닌 화웨이의 어센드(Ascend) 칩이었다는 점이다.

NVIDIA의 젠슨 황 CEO는 이전 인터뷰에서 "최상위 모델이 화웨이 칩에서 돌아가기 시작하면 무서운 결과가 될 것"이라고 말한 바 있다. 그 말이 현실이 됐다.

그리고 오늘, ICASS 2026에서 화웨이 반도체 사업 총재 허팅보(何庭波)가 "τ(타우) 법칙"을 발표하며, 올가을 출시될 기린 2026 칩에서 "로직 폴딩(Logic Folding)" 기술을 최초로 본격 적용한다고 밝혔다.

"τ 법칙"이란 무엇인가

한마디로 결론부터 말하면: "트랜지스터를 작게 만드는 것"을 멈추고 "신호를 빠르게 하는 것"에 집중하라.

칩의 속도는 신호가 A지점에서 B지점에 도달하는 시간으로 결정된다. 이 시간은 "시간 상수 τ"라는 물리량으로 표현된다. 신호가 배선을 전달될 때마다 저항과 커패시턴스에 의해 지연된다. τ가 크면 주파수는 올라가지 않는다.

지난 50년간 업계는 τ를 낮추는 방법을 하나만 알고 있었다: 트랜지스터를 작게 만들고, 배선을 가깝게 하며, 신호의 주행 거리를 짧게 하는 것. 이것이 "기하학적 미세화"이며 무어의 법칙의 모든 근거였다.

그러나 7nm 이하에서 이 접근법은 한계에 도달했다.

화웨이의 논문은 명확히 말한다: "7nm 노드 이후, 순수한 치수 축소를 통한 효과는 정체기에 접어들었다."

배선 지연이 칩 속도의 병목이 된 것이다. 수백억 달러를 들여 3nm로 만든 트랜지스터지만, 실제로 병목이 되는 부분은 거의 개선되지 않았다.

비유를 들어보자 — 슈퍼카의 엔진은 충분히 강력하지만, 매일 도시 외곽 순환도로를 우회해 출퇴근하는 상황이다. 제약이 되는 건 마력이 아니라 경로의 길이다.

엔진을 업그레이드하면(트랜지스터를 축소하면) 10% 빨라진다. 도시를 관통하는 터널을 뚫으면(배선 거리를 단축하면) 50% 빨라진다.

화웨이는 "터널을 파는" 쪽을 선택했다.

4계층 일체형 최적화

"시간 미세화"는 단일 기술이 아니다. 화웨이는 4개 계층을 동시에 최적화하고 있다.

제1계층: 디바이스 계층 루테늄, 코발트 같은 신소재로 기존 구리 배선을 대체하여 저항을 낮춘다. 저유전율 물질로 기생 커패시턴스를 줄여 τ의 물리적 한계를 밀어올린다.

제2계층: 회로 계층 로직 폴딩으로 평면 레이아웃을 입체화하여 배선을 대폭 단축한다. 이것이 4계층 중 가장 큰 변혁이다.

제3계층: 칩 계층 화웨이는 하모니OS(HarmonyOS), 컴파일러, 칩 마이크로아키텍처를 동시에 제어할 수 있다. 실제 워크로드에 맞춰 데이터 패스를 커스터마이징하고 불필요한 연산을 제거한다.

제4계층: 시스템 계층 "유니파이드 버스(靈衢 버스)"라 불리는 메커니즘으로, 기존의 PCIe + NVLink + 이더넷 + 소프트웨어 원격 메모리라는 누적 구조를 단일 프로토콜로 대체한다.

이 4계층은 하나의 엔진에 실린 4개의 실린더와 같다. 하나만 작동시키면 효과는 제한적이다. 4개를 동시에 점화해야 진정한 성능이 해방된다.

로직 폴딩: 평면에서 입체로

τ 법칙의 4계층 체계에서 **로직 폴딩(Logic Folding)**이 가장 핵심이 되는 기술이며, 기린 2026의 최대 무기다.

기존 칩 회로는 하나의 평면 위에 펼쳐져 있다. 거대한 도시 지도와 같아서 수십억 개의 트랜지스터와 배선이 같은 레이어에 깔려 있다. 빈번히 통신하는 두 논리 유닛이 평면 레이아웃 제약 때문에 칩 양 끝에 배치되어, 신호가 수백 마이크로미터를 이동해야 하는 경우가 있다.

로직 폴딩은 이 펼쳐진 지도를 "접는" 기술이다. 접으면 떨어져 있던 부분이 닿게 된다. 수십 센티미터가 수 밀리미터가 된다.

칩의 회로 논리를 상하 2계층으로 분할하고, 빈번히 상호작용하는 유닛을 수직 단채널(Short Channel)로 직접 연결한다. 평면에서의 우회 배선을 대체한다. 키패스(Key Path)의 배선 거리는 약 30% 단축된다.

기린 2026의 실측 데이터에 따르면, 로직 폴딩으로 트랜지스터 밀도는 155에서 238 MTr/mm²로 55% 향상됐다. 성능 코어의 에너지 효율은 41% 개선, 최대 클록 주파수는 3.1GHz(약 13% 향상), SRAM 동작 주파수는 40% 향상을 달성했다. 이 개선들은 공정 노드 변경이 아닌 구조적 재배치에 의한 것이다.

거리가 짧아지면 저항은 내려가고, 커패시턴스는 내려가며, τ는 작아진다. τ가 작아지면 칩은 빨라진다.

기존 3D 기술과의 차이

3D 적층은 반도체 업계에서 새로운 개념이 아니다.

• AMD의 3D V-Cache: 64MB SRAM 캐시를 CPU 코어 위에 적층해 게임 성능이 평균 21% 향상. 이미 양산 완료.
• Intel의 Foveros: 연산, GPU, I/O 등 서로 다른 기능의 칩렛을 마주 보게 붙이는 방식. Meteor Lake가 이 방식을 사용.
• TSMC의 SoIC: 유사한 기능을 제공.

그러나 기존 기술은 모두 "서로 다른 기능 모듈"을 쌓아올리고 있다. 캐시는 캐시대로, 연산 코어는 연산 코어대로, I/O는 I/O대로. 각각 독립적으로 제조한 뒤 봉지 기술로 붙인다. 비유하자면 두 건물 사이에 스카이워크를 놓는 것과 같다.

화웨이의 접근법은 더 급진적이다 — 같은 건물을 복층(메자닌)으로 개조하는 것이다. 두 개의 칩을 붙이는 게 아니라, 하나의 칩 내부 회로를 단층에서 이층으로 바꾸는 것이다. CPU 파이프라인의 인접한 두 단계가 하나는 위층, 다른 하나는 아래층에 배치되고, 수직 비아(Via, 일종의 엘리베이터)로 직결된다. 기능적으로는 하나이지만 물리적으로는 입체가 된다.

AMD는 두 건물 사이에 다리를 놓고, 화웨이는 하나의 건물 안에 엘리베이터를 설치한다. 완전히 다른 접근법이다.

이는 칩 설계자들이 수십 년간 전제로 삼아온 근본 가정을 깨뜨려야 한다는 것을 의미한다: "모든 논리 유닛은 같은 평면에서 처리해야 한다"는 가정이다. 허팅보는 이를 "자유 논리 설계 이념"이라 명명했다.

설계자는 지연, 전력 소모, 방열 제약을 고려해 어떤 논리를 상층에, 어떤 논리를 하층에 배치할지 유연하게 결정할 수 있다. EDA(전자 설계 자동화) 도구 입장에서는 근본을 바꾸는 변혁이다. 기존 EDA 도구는 세계가 "평평하다"는 전제 하에 배치 배선 알고리즘, 타이밍 분석, 전력 시뮬레이션이 모두 2차원 수학으로 구축되어 있었다.

세계가 입체가 됐다. 3차원 배치 배선, 수직 비아의 지연을 계산하는 3차원 타이밍 분석, 이층 구조의 방열을 예측하는 3차원 열 시뮬레이션이 필요하다. 이 완전한 능력을 갖춘 툴 체인을 보유한 기업은 전 세계적으로 드물다. 화웨이가 2026년에 로직 폴딩을 양산 칩에 탑재할 수 있었다는 것은 툴 체인 준비를 상당히 이전부터 진행해왔음을 보여준다.

381개 칩이 쌓아올린 것

381종의 칩. 6년간 연평균 60종 이상. 스마트폰, 기지국, AI, 차량용을 아우른다.

이 숫자의 가치는 "양"이 아닌 "폭"에 있다. 칩 설계에서 가장 비용이 많이 드는 건 유ヰ트(Tape-out) 비용이 아니라 설계 방법론의 시행착오다. 각 새 설계 기법은 다른 시나리오, 다른 전력 범위, 다른 성능 목표에서 수차례 검증해야 한다.

381종은 화웨이가 거대한 검증 매트릭스를 완수했음을 의미한다. 스마트폰 칩만 만드는 기업에는 기지국 시나리오가 없고, AI 칩만 만드는 기업에는 저전력 단말 제약이 없다.

기린 2026은 로직 폴딩의 "첫 시도"가 아니라 "첫 성공적 구현"이다.

2020년 5월부터 2026년 5월까지, 화웨이는 스마트폰, AI, 차량용, 산업, 인프라 5개 시장에서 381종의 칩을 설계·양산했다. τ 확장 이론의 3계층 검증(디바이스/회로 계층, 칩 계층, 시스템 계층)을 이 실적을 통해 완료한 것이다. 미래 지표로 2029년에 CPU 코어 주파수 4GHz 초과, 기린 SoC 효율 2배 초과, 2035년에 AI 하드웨어 집적도 100배 초과를 전망하고 있다.

왜 지금 공개하는가

화웨이는 칩 관련 정보 공개에 대해 수년간 "입이 무겁기"로 유명했다. 그래서 이번 수준의 기술 공개는 이례적인 일이다.

DeepSeek이 어센드를 선택한 것, 허팅보가 화웨이의 반도체 기술 로드맵을 공개한 것은 한 달 간격으로 일어났지만, 말하는 것은 같다:

화웨이의 칩 서사는 "생존"에서 "어디로 향하는가"로 페이지를 넘겼다.

2019년 5월, 화웨이가 미국 엔티티 리스트에 오른 날 심야, 당시 하이실리콘 총재였던 허팅보는 전 직원에게 내부 메일을 보냈다:

여러 해 전, 아직 평화로운 시기에 회사는 극한 상황의 가정을 세웠다. 어느 날 모든 미국산 첨단 칩과 기술을 구할 수 없게 되더라도 화웨이는 고객에게 서비스를 계속할 수 있어야 한다고. 이 영원히 일어나지 않을 것이라 생각했던 가정을 위해, 수천 명의 하이실리콘의 아이들은 과학기술 역사상 가장 장렬한 대장정에 나서 회사의 생존을 위해 스페어 타이어를 만들었다.

1년 후, TSMC는 위탁 생산을 중단했다. 화웨이는 마침 기린 9000을 막 완성한 참이었고, 세계 최초의 5nm 5G SoC, 153억 트랜지스터. 하나 쓰면 하나 줄어드는 상황이었다. Mate 40은 구하기 어려웠고, 이후 2년간 화웨이의 플래그십은 퀄컴 스냅드래곤 4G 칩을 탑재할 수밖에 없었으며 글로벌 점유율은 2위에서 밀려났다.

7년 후, 스페어 타이어에는 독자적인 이름이 생겼다.

기린 칩의 발전 과정은 "기술 추종자 → 자주적 혁신가 → 규칙 제정자"라는 3단 도약으로 설명할 수 있다. 2013년부터 2020년까지 ARM 범용 SoC 루트로 기술을 축적하고, 2020년부터 2026년까지 자체 마이크로아키텍처로 이행했다. 그리고 2026년부터 로직 폴딩에 의한 시스템 수준의 돌파구로 진화했다.

τ 법칙의 사정거리

허팅보는 로드맵도 제시했다: 기린 2026은 2층이지만, 향후 완전 폴딩과 다층화로 나아간다. 2031년까지 하이엔드 칩의 트랜지스터 밀도를 1.4nm 공정과 동등 수준에 도달시킨다.

즉: 7nm급 공장에서 1.4nm급 밀도를 실현한다. AI 하드웨어의 집적도는 2035년까지 100배 이상으로 증가한다 — 이것이 τ 법칙의 예측이다.

화웨이의 반도체 로드맵은 3단계를 그리고 있다. 2026~2028년은 이층 논리의 상용화기(로직 폴딩, EDA 도구, 제조 프로세스 확립). 2028~2031년은 다층 폴딩의 탐색기(3D 통합, 하이브리드 본딩, 방열 재구축). 2031~2035년은 완전 폴딩의 시대(입체 도시형 칩, 수직 분배, 시스템 통합)로 진화한다. 2031년까지 다층 폴딩 칩의 트랜지스터 밀도는 1.4nm 공정과 동등해질 것으로 예측된다.

한국 업계에 주는 시사점

이 움직임은 한국에도 간과할 수 없는 의미를 가진다.

첫째, NVIDIA의 독점이 흔들린다는 점이다. AI 추론 시장에서 화웨이 칩이 대안이 되면 GPU 공급의 다변화가 진전된다. 국내 AI 기업 입장에서 하드웨어 선택 폭이 넓어질 가능성이 있다.

둘째, EDA 툴 체인의 재편이다. 3차원 설계에 대응하는 EDA 도구는 전 세계적으로 드물다. 시놉시스, 케이던스, 지멘스 EDA의 3사 독점 체제가 바뀔 가능성이 있다.

셋째, 반도체 전략의 패러다임 시프트다. τ 법칙은 "EUV 노광기가 모든 것을 결정한다"는 산업 질서에 대한 도전이다. 한국이 강점을 가진 소재 기술(루테늄, 코발트, 저유전율 물질)이 새로운 중요성을 가질 수 있다.

2019년의 내부 메일에는 이렇게 적혀 있었다: "앞으로의 길에, 다시 10년을 써서 스페어 타이어를 만든 뒤 교체할 여유는 더 이상 없다. 완충 지대는 사라졌다."

7년 후, 스페어 타이어는 독자적인 이름을 갖고 독자적인 길을 걷기 시작했다.